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Una implementación hardware optimizada para el operador exponenciación modular

Bolaños Martinez, Freddy and Bernal Noreña, Álvaro (2008) Una implementación hardware optimizada para el operador exponenciación modular. Dyna; Vol. 75, núm. 156 (2008); 55-63 DYNA; Vol. 75, núm. 156 (2008); 55-63 2346-2183 0012-7353 .

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URL oficial: http://revistas.unal.edu.co/index.php/dyna/article...

Resumen

Este documento muestra la optimización del operador Exponenciación Modular, aprovechando la gran flexibilidad de diseño que ofrecen el lenguaje VHDL y los dispositivos tipo FPGA. Debido a que el diseño se hace en un entorno limitado en hardware, la función de costo usada para la optimización considera tanto el tiempo de ejecución (desempeño) del operador, como el área ocupada por el mismo. La optimización se hace teniendo en cuenta tres alternativas distintas para la implementación del operador. Finalmente se comparan estas alternativas en términos de las funciones de costo asociadas a cada una y se discute la viabilidad de su implementación en entornos específicos.

Tipo de documento:Artículo - Article
Información adicional:Derechos de autor reservados
Palabras clave:Criptografía, Aritmética Modular, Lenguaje VHDL, FPGA
Unidad administrativa:Revistas electrónicas UN > Dyna
Código ID:14036
Enviado por : Dirección Nacional de Bibliotecas STECNICO
Enviado el día :24 Junio 2014 11:25
Ultima modificación:06 Junio 2018 10:37
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